Grundlagen der Rechnerarchitektur und - organisation - Exam

Aufgabe 1)

In einem modernen Computer werden verschiedene Arten von Halbleitermaterialien und elektronischen Schaltkreisen verwendet, um logische Operationen auszuführen und Signale zu verarbeiten. Silizium ist ein häufig verwendetes Halbleitermaterial, dessen Leitfähigkeit durch Dotierung modifiziert werden kann, um p- und n-Typ Halbleiter zu erzeugen. Diese Materialien bilden die Grundlage für wichtige elektronische Bauteile wie Dioden, Bipolartransistoren und MOSFETs, welche in zahlreichen Anwendungen eingesetzt werden, einschließlich Logikgattern (AND, OR, NOT) und CMOS-Technologie in digitalen integrierten Schaltkreisen (ICs).

a)

Erkläre den Mechanismus der Dotierung in Halbleitern und wie dieser Prozess die Leitungseigenschaften von Silizium verändert. Diskutiere sowohl p- als auch n-Typ Dotierungen und benutze die Bandstrukturmodelle, um Deine Erklärung zu untermauern.

Lösung:

Erklärung des Dotierungsmechanismus in Halbleitern:In Halbleitern wie Silizium (Si) dient die Dotierung dazu, die elektronischen Eigenschaften zu verändern und zu kontrollieren. Dotierung ist der Prozess, bei dem geringe Mengen von Fremdatomen in das reine Halbleitermaterial eingebracht werden. Diese Fremdatome werden als Dotierstoffe bezeichnet und können entweder Elektronendonoren (n-Typ Dotierung) oder Elektronenakzeptoren (p-Typ Dotierung) sein. Der Dotierungsprozess beeinflusst die Leitfähigkeit des Siliziums erheblich.

• n-Typ Dotierung:
  • Bei der n-Typ Dotierung wird ein Halbleiter wie Silizium mit Atomen einer Gruppe V des Periodensystems dotiert (z.B. Phosphor, Arsen oder Antimon).
  • Diese Dotierstoffe haben fünf Valenzelektronen, ein Elektron mehr als Silizium, das vier Valenzelektronen hat.
  • Das überschüssige Elektron eines jeden Dotierstoffatoms wird nicht stark an das Atom gebunden und steht daher als freies Elektron zur Verfügung, wodurch die Leitfähigkeit des Siliziums erhöht wird.
  • In der Bandstruktur des Halbleiters bringen die Donatoren zusätzliche Elektronen in das Leitungsband, was die Elektronendichte erhöht.
• p-Typ Dotierung:
  • Bei der p-Typ Dotierung wird ein Halbleiter wie Silizium mit Atomen einer Gruppe III des Periodensystems dotiert (z.B. Bor, Aluminium oder Gallium).
  • Diese Dotierstoffe haben drei Valenzelektronen, eines weniger als Silizium, das vier Valenzelektronen hat.
  • Dies schafft 'Löcher', die als positive Ladungsträger fungieren, weil es einen Elektronenmangel gibt, der frei beweglich ist.
  • In der Bandstruktur des Halbleiters bringen die Akzeptoren Energieniveaus nahe dem Valenzband, wodurch Löcher verfügbar werden, wenn Elektronen zu diesen Akzeptorniveaus angeregt werden.

• Im nicht-dotierten (intrinsischen) Silizium ist die Zahl der freien Elektronen im Leitungsband gleich der Zahl der Löcher im Valenzband.
• Durch die Dotierung verschiebt sich dieses Gleichgewicht. Bei n-Typ Dotierung erhöht sich die Anzahl der freien Elektronen im Leitungsband, während bei p-Typ Dotierung die Anzahl der Löcher im Valenzband steigt.

b)

Betrachte einen CMOS-Inverter, der sowohl aus einem p-Kanal als auch aus einem n-Kanal MOSFET besteht. Zeige anhand eines Schaltplans, wie diese Transistoren verschaltet sind, und erkläre im Detail, wie sie zusammen arbeiten, um die Inverterfunktion zu erfüllen. Ergänze Deine Erklärung durch die Übertragungskurve (Eingangsspannung vs. Ausgangsspannung) und zeige, wie die CMOS-Technologie die Leistungsaufnahme im Vergleich zu anderen Techniken verringert.

Lösung:

CMOS-Inverter-Schema und Funktionsweise:

• Ein CMOS-Inverter besteht aus einem p-Kanal MOSFET (PMOS) und einem n-Kanal MOSFET (NMOS), die komplementär zueinander arbeiten.
• Der PMOS-Transistor ist an die positive Versorgungsspannung (\(V_{DD}\)) angeschlossen, während der NMOS-Transistor an die Masse (GND) angeschlossen ist.
• Die Gate-Anschlüsse beider Transistoren sind miteinander verbunden und dienen als Eingang (\(V_{in}\)).
• Die Drain-Anschlüsse beider Transistoren sind ebenfalls miteinander verbunden und bilden den Ausgang (\(V_{out}\)).

• Wenn \(V_{in} = 0V\) ist:
  • Der PMOS-Transistor ist im leitenden Zustand (durchgeschaltet).
  • Der NMOS-Transistor ist im sperrenden Zustand (ausgeschaltet).
  • Der Ausgang (\(V_{out}\)) ist daher mit \(V_{DD}\) verbunden und entspricht einer logischen „1“.
• Wenn \(V_{in} = V_{DD}\) ist:
  • Der PMOS-Transistor ist im sperrenden Zustand (ausgeschaltet).
  • Der NMOS-Transistor ist im leitenden Zustand (durchgeschaltet).
  • Der Ausgang (\(V_{out}\)) ist daher mit GND verbunden und entspricht einer logischen „0“.

• CMOS-Inverter verbrauchen nahezu keinen Strom, wenn sie statische Zustände haben:
  • Wenn \(V_{in}\) gleich 0V oder \(V_{DD}\) ist, fließt fast kein Strom durch den Inverter.
• Die Hauptstromaufnahme tritt während des Umschaltens auf:
  • Die Stromaufnahme ist proportional zur Schaltfrequenz und den Lastkapazitäten.
• Seitens eines statischen Stromverbrauchs sind CMOS-Schaltkreise gegenüber anderen Techniken wie NMOS oder Bipolartransistoren wesentlich energieeffizienter:
  • NMOS-Logikschaltungen benötigen während eines statischen Null-Zustands ständigen Stromfluss, und Bipolartransistor-Schaltungen haben eine kontinuierliche Basisströme, die Energie verbrauchen.

Aufgabe 2)

Du hast eine logische Schaltung mit drei Eingangsvariablen A, B und C. Die Schaltung nutzt die folgenden grundlegenden und erweiterten logischen Operationen: UND (AND), ODER (OR), NICHT (NOT), NAND und XOR. Alle Operationen sind in der Form normaler Boolscher Algebra-Ausdrücke geschrieben.

a)

Bestimme den Ausgang der folgenden logischen Schaltung für alle möglichen Kombinationen von A, B und C. Die Schaltung ist gegeben durch den Ausdruck:

(A UND B) XOR (NICHT C NAND A)

Lösung:

• Aufgabe: Bestimme den Ausgang der logischen Schaltung für alle möglichen Kombinationen von A, B und C.
• Gegebener Ausdruck: (A UND B) XOR (NICHT C NAND A)
• Schritte zur Lösung:1. Erstelle die Wahrheitstafel für alle Kombinationen von A, B und C.2. Berechne für jede Kombination die Zwischenergebnisse für (A UND B) und (NICHT C NAND A).3. Berechne schließlich den Endausgang (A UND B) XOR (NICHT C NAND A).

Aufgabe 3)

Context: In einem realen Szenario wird eine Zentraleinheit (CPU) für eine Embedded-System-Anwendung in einem IoT-Gerät (Internet of Things) entwickelt. Du hast die Wahl zwischen einer RISC- und einer CISC-Architektur. Beide Architekturen haben ihre Vor- und Nachteile, wie im Folgenden dargestellt: RISC (Reduced Instruction Set Computer) hat wenige, einfache Instruktionen, die schnell ausgeführt werden. Der Fokus liegt auf Software-Optimierung und Compiler-Design. Ein Beispiel für eine RISC-Architektur ist ARM. RISC-Systeme nutzen oft eine Register-Register-Architektur und haben gleichbleibende Taktgeschwindigkeit pro Instruktion. CISC (Complex Instruction Set Computer) hingegen hat viele, komplexe Instruktionen, die auf Hardware-Ebene mehr Funktionen anbieten. Der Fokus liegt hier darauf, die Anzahl der Instruktionen pro Programm zu reduzieren. Ein Beispiel für eine CISC-Architektur ist x86. CISC-Systeme nutzen oft eine Memory-Register-Architektur und können mehr Arbeit pro Instruktion leisten, jedoch mit variabler Taktgeschwindigkeit.

a)

• Teilaufgabe A: Angenommen, Du entwickelst eine Echtzeit-Anwendung für ein IoT-Gerät, das eine konstante Taktgeschwindigkeit und eine hohe Energieeffizienz benötigt. Diskutiere die Vor- und Nachteile bei der Auswahl einer RISC-Architektur im Vergleich zu einer CISC-Architektur. Welche Architektur würdest Du bevorzugen und warum? Gehe dabei auf mindestens drei spezifische Aspekte in Deiner Begründung ein.

Lösung:

• Teilaufgabe A: Angenommen, Du entwickelst eine Echtzeit-Anwendung für ein IoT-Gerät, das eine konstante Taktgeschwindigkeit und eine hohe Energieeffizienz benötigt. Diskutiere die Vor- und Nachteile bei der Auswahl einer RISC-Architektur im Vergleich zu einer CISC-Architektur. Welche Architektur würdest Du bevorzugen und warum? Gehe dabei auf mindestens drei spezifische Aspekte in Deiner Begründung ein.

• Aspekt 1: EnergieeffizienzRISC-Architekturen sind in der Regel energieeffizienter als CISC-Architekturen. Das liegt daran, dass RISC-Prozessoren weniger komplexe Instruktionen verwenden, die in einem festen Taktzyklus ausgeführt werden. Dies führt zu einem geringeren Energieverbrauch pro Instruktion und ist besonders wichtig für IoT-Geräte, die häufig batteriebetrieben sind.
• Aspekt 2: Konstante TaktgeschwindigkeitEin weiterer wichtiger Punkt in Echtzeit-Anwendungen ist eine konstante Taktgeschwindigkeit. RISC-Prozessoren haben einen entscheidenden Vorteil, da sie aufgrund der einfachen, einheitlichen Instruktionen eine konstante Taktgeschwindigkeit beibehalten können. Im Gegensatz dazu haben CISC-Prozessoren komplexere Instruktionen, die unterschiedliche Mengen an Taktzyklen benötigen, was zu variabler Ausführungszeit führen kann.
• Aspekt 3: Software-Optimierung und Compiler-DesignRISC-Architekturen sind auf eine effiziente Nutzung durch optimierte Software und Compiler-Design ausgerichtet. Da Instruktionen einfach und einheitlich sind, kann der Compiler bessere Optimierungen vornehmen. Dies ist besonders vorteilhaft in einer Echtzeit-Umgebung, wo die Leistung und Effizienz der Software kritisch sind.
• SchlussfolgerungIn Anbetracht der Anforderungen einer Echtzeit-Anwendung für ein IoT-Gerät, das eine konstante Taktgeschwindigkeit und hohe Energieeffizienz benötigt, würde ich eine RISC-Architektur bevorzugen. Die Vorteile in Bezug auf Energieeffizienz, konstante Taktgeschwindigkeit und optimierte Software-Performance machen RISC zur geeigneten Wahl für dieses Szenario.

b)

• Teilaufgabe B: Berechne die theoretische Leistung eines RISC-Systems und eines CISC-Systems basierend auf den folgenden Annahmen: Das RISC-System benötigt im Durchschnitt 4 Taktzyklen pro Instruktion, und jede Instruktion dauert 1 Nanosekunde (ns). Das CISC-System benötigt im Durchschnitt 10 Taktzyklen pro Instruktion, wobei jedoch jede Instruktion im Durchschnitt nur 0,8 ns dauert. Welches System hat die höhere Leistung in Bezug auf Instruktionen pro Sekunde (IPS)? Zeige alle Berechnungen detailliert. Vergleiche abschließend die Ergebnisse und ziehe Schlussfolgerungen hinsichtlich der Leistungsfähigkeit beider Architekturen in diesem spezifizierten Szenario.

Lösung:

• Teilaufgabe B: Berechne die theoretische Leistung eines RISC-Systems und eines CISC-Systems basierend auf den folgenden Annahmen:

• Das RISC-System benötigt im Durchschnitt 4 Taktzyklen pro Instruktion, und jede Instruktion dauert 1 Nanosekunde (ns).
• Das CISC-System benötigt im Durchschnitt 10 Taktzyklen pro Instruktion, wobei jedoch jede Instruktion im Durchschnitt nur 0,8 ns dauert.

• Welches System hat die höhere Leistung in Bezug auf Instruktionen pro Sekunde (IPS)? Zeige alle Berechnungen detailliert. Vergleiche abschließend die Ergebnisse und ziehe Schlussfolgerungen hinsichtlich der Leistungsfähigkeit beider Architekturen in diesem spezifizierten Szenario.

• Das RISC-System benötigt im Durchschnitt 4 Taktzyklen pro Instruktion.
• Jede Instruktion dauert 1 Nanosekunde (ns).

\(\text{Zeit pro Instruktion (RISC)} = 4 \text{ Taktzyklen} \times 1 \text{ ns/Taktzyklus} = 4 \text{ ns}\)

\(\text{IPS (RISC)} = \frac{1 \text{ Sekunde}}{\text{Zeit pro Instruktion}} = \frac{1 \text{ Sekunde}}{4 \text{ ns}} = \frac{10^9 \text{ ns}}{4 \text{ ns}} = 0,25 \times 10^9 \text{ Instruktionen/Sekunde} = 250 Millionen \text{ Instruktionen/Sekunde}\)

• Das CISC-System benötigt im Durchschnitt 10 Taktzyklen pro Instruktion.
• Jede Instruktion dauert 0,8 Nanosekunden (ns).

\(\text{Zeit pro Instruktion (CISC)} = 10 \text{ Taktzyklen} \times 0,8 \text{ ns/Taktzyklus} = 8 \text{ ns}\)

\(\text{IPS (CISC)} = \frac{1 \text{ Sekunde}}{\text{Zeit pro Instruktion}} = \frac{1 \text{ Sekunde}}{8 \text{ ns}} = \frac{10^9 \text{ ns}}{8 \text{ ns}} = 0,125 \times 10^9 \text{ Instruktionen/Sekunde} = 125 Millionen \text{ Instruktionen/Sekunde}\)

• Vergleich und Schlussfolgerung:Das RISC-System hat eine theoretische Leistung von 250 Millionen Instruktionen pro Sekunde (IPS), während das CISC-System eine theoretische Leistung von 125 Millionen IPS hat. Somit erreicht das RISC-System in diesem speziellen Szenario eine höhere Leistung in Bezug auf Instruktionen pro Sekunde. Obwohl CISC-Architekturen komplexere Instruktionen und möglicherweise höhere Arbeitslast pro Instruktion verarbeiten können, stellt sich heraus, dass die schnelle Ausführung und geringere Zykluszeiten des RISC-Systems in diesem Fall überlegen sind.

Aufgabe 4)

Betrachte einen Prozessor mit einer Pipeline-Struktur, der aus fünf Stufen besteht: Fetch, Decode, Execute, Memory Access und Write Back. Die Zykluszeit beträgt 1 ns und die Pipeline-Tiefe ist 5. Nehmen wir an, dass es keine Pipeline-Hazards oder Verzögerungen gibt.

a)

Berechne den theoretischen Durchsatz dieses Pipeline-Prozessors in Instruktionen pro Sekunde.

Lösung:

Theoretischer Durchsatz eines Pipeline-Prozessors

• Annahmen:
  • Pipeline-Struktur des Prozessors: 5 Stufen (Fetch, Decode, Execute, Memory Access, Write Back).
  • Zykluszeit: 1 ns (Nanosekunde).
  • Pipeline-Tiefe: 5 Stufen.
  • Keine Pipeline-Hazards oder Verzögerungen.

Zur Berechnung des Durchsatzes eines Pipeline-Prozessors müssen wir berücksichtigen, dass nach der Initialisierungsphase (den ersten 5 Zyklen) in jeder nachfolgenden Zykluszeit eine neue Instruktion abgeschlossen wird.

Der Durchsatz wird in Instruktionen pro Sekunde (IPS) angegeben.

Berechnung:

• Die Zykluszeit beträgt 1 ns, was bedeutet, dass pro Sekunde:
• Eine Sekunde (s) besteht aus 1.000.000.000 Nanosekunden (ns).
• \frac{1 \,\text{s}}{1 \,\text{ns}} = 1.000.000.000 Zyklen pro Sekunde.
• Da der Prozessor nach der Initialisierungsphase in jedem Zyklus eine Instruktion verarbeitet:
• Durchsatz = Zyklen pro Sekunde = 1.000.000.000 Instruktionen pro Sekunde (IPS).

Daher beträgt der theoretische Durchsatz dieses Pipeline-Prozessors 1.000.000.000 Instruktionen pro Sekunde .

b)

Angenommen, es tritt ein Kontrollhazard nach jeder zehnten Instruktion auf, bei dem zwei Pipeline-Stufen angehalten werden müssen. Wie verändert sich der durchschnittliche Durchsatz des Prozessors in Instruktionen pro Sekunde?

Lösung:

Veränderung des Durchsatzes bei Kontrollhazards

• Annahmen:
  • Pipeline-Struktur des Prozessors: 5 Stufen (Fetch, Decode, Execute, Memory Access, Write Back)
  • Zykluszeit: 1 ns (Nanosekunde)
  • Pipeline-Tiefe: 5 Stufen
  • Ein Kontrollhazard tritt nach jeder zehnten Instruktion auf, wodurch zwei Pipeline-Stufen angehalten werden müssen

Um den durchschnittlichen Durchsatz bei Kontrollhazards zu berechnen, müssen wir den zusätzlichen Overhead durch die Pausen aufgrund der Kontrollhazards berücksichtigen:

Berechnung:

• Ohne Kontrollhazards beträgt der Durchsatz: 1.000.000.000 Instruktionen pro Sekunde (IPS)
• Nach jeder zehnten Instruktion tritt ein Kontrollhazard auf, der zwei Pipeline-Stufen anhält, was einem Overhead von 2 Zyklen (2 ns) entspricht
• In 1 Sekunde (1.000.000.000 ns) können daher keine vollen 1.000.000.000 Zyklen für Instruktionen verwendet werden, sondern es müssen die Overhead-Zyklen berücksichtigt werden:
• Pro 10 Instruktionen gibt es 2 zusätzliche Zyklen: Nach 10 Instruktionen dauert es also 12 Zyklen (10 Zyklen für Instruktionen + 2 Zyklen für Hazards)
• Daher beträgt die Anzahl der Instruktionen, die in einer Sekunde durchgeführt werden können:
• \[ \frac{1.000.000.000 \text{ Zyklen}}{12 \text{ Zyklen} / 10 \text{ Instruktionen}} \]
• \[ = \frac{1.000.000.000 \text{ Zyklen} \times 10 \text{ Instruktionen}}{12 \text{ Zyklen}} \]
• \[ = \frac{10.000.000.000 \text{ Instruktionen}}{12} \]
• \[ = 833.333.333 \text{ Instruktionen} \]
• Der durchschnittliche Durchsatz dieses Pipeline-Prozessors bei Kontrollhazards beträgt daher 833.333.333 Instruktionen pro Sekunde

c)

Beschreibe ausführlich die Konzepte Forwarding und Stalling und wie sie helfen, Pipeline-Hazards zu minimieren. Erkläre anhand eines Beispiels mit Daten-Hazards innerhalb der Stufen Decode und Execute.

Lösung:

Konzepte zur Minimierung von Pipeline-Hazards: Forwarding und Stalling

Bei der Verarbeitung von Instruktionen in einer Pipeline können verschiedene Arten von Hazards auftreten, die den effizienten Ablauf stören. Zwei wichtige Techniken zur Minimierung von Pipeline-Hazards sind Forwarding (Datenweiterleitung) und Stalling (Anhalten der Pipeline).

• Forwarding (Datenweiterleitung):Forwarding ist eine Technik, bei der die Ergebnisse von Instruktionen früher bereitgestellt werden, als dies normalerweise der Fall wäre, um Daten-Hazards zu vermeiden. Normalerweise müsste eine Instruktion warten, bis ihre benötigten Operanden im Registerfile geschrieben sind. Durch Forwarding kann der Output einer Instruktion direkt von einer Pipeline-Stufe zu einer nachfolgenden Stufe weitergeleitet werden, die diese Daten benötigt.

Beispiel für Forwarding:

Betrachten wir zwei aufeinanderfolgende Instruktionen:

• I1: \text{ADD R1, R2, R3} (Addiere die Inhalte der Register R2 und R3 und speichere das Ergebnis in R1)
• I2: \text{SUB R4, R1, R5} (Subtrahiere den Inhalt des Registers R5 von R1 und speichere das Ergebnis in R4)

Hierbei gibt es einen Daten-Hazard: Die Instruktion I2 ist abhängig von dem Ergebnis der Instruktion I1. Ohne Forwarding müsste I2 warten, bis I1 den Wert von R1 in der Write Back-Stufe geschrieben hat. Mit Forwarding kann das Ergebnis der ADD-Instruktion direkt von der Execute-Stufe zur ALU der nächsten Instruktion weitergeleitet werden, sodass I2 nicht warten muss.

• Stalling (Anhalten der Pipeline):Stalling, oder das Anhalten der Pipeline, ist eine Technik, bei der die Pipeline vorübergehend gestoppt wird, um auf die Bereitstellung der benötigten Operanden oder die Auflösung eines Hazards zu warten. Dies wird normalerweise durch das Einfügen von NOPs (No-Operation Instruktionen) in die Pipeline erreicht, welche die Ausführung verlangsamen, bis der Hazard aufgelöst ist.

Beispiel für Stalling:

Betrachten wir erneut die Instruktionen I1 und I2:

• I1: \text{ADD R1, R2, R3}
• I2: \text{SUB R4, R1, R5}

Angenommen, es gibt keinen Mechanismus zur Datenweiterleitung, dann muss die Instruktion I2 auf das Ergebnis der Instruktion I1 warten. In diesem Fall kann Stalling genutzt werden:

• In Zyklus 1 wird I1 in der Execute-Stufe ausgeführt.
• In Zyklus 2 wird I1 in der Memory Access-Stufe ausgeführt, I2 bleibt im Decode-Stadium und wird angehalten.
• In Zyklus 3 wird I1 in die Write Back-Stufe verschoben, I2 kann in die Execute-Stufe vorrücken.

Auf diese Weise wird die Pipeline gestoppt (gestallt), bis die benötigten Daten verfügbar sind.

Durch gezieltes Anwenden von Forwarding und Stalling können Pipeline-Hazards effektiv minimiert und die Leistung des Prozessors maximiert werden.