Reconfigurable Computing - Exam

Aufgabe 1)

Vergleich zwischen Reconfigurable Computing (RC) und traditionellen Hardware-/Softwarearchitekturen (HW/SW)Stellen Sie sich vor, Sie sind ein Ingenieur, der an einem neuen Projekt arbeitet. Ihr Ziel ist es, ein Gerät zu entwickeln, das eine Vielzahl von spezialisierten Aufgaben erfüllen kann, ohne den Hardware-Entwicklungsprozess jedes Mal neu durchlaufen zu müssen. Sie müssen sich entscheiden, ob Sie Reconfigurable Computing (RC) oder traditionelle Hardware-/Softwarearchitekturen (HW/SW) verwenden. Nehmen Sie dabei die folgenden Aspekte in Betracht:

• Flexibilität vs. Spezialisierung: RC bietet anpassbare Hardware für verschiedene Aufgaben, traditionelle HW/SW ist auf festgelegte Funktionen optimiert.
• Leistung: RC kann oft spezialisierte HW-Leistung bieten, ohne die Produktionskosten und Entwicklungszeiten von ASICS. RC ermöglicht Anpassungen nach dem Herstellungsprozess.
• Entwicklungskosten und Zeit: Entwicklungszeit und -kosten für RC sind oft geringer, da dieselbe Hardware für verschiedene Anwendungen genutzt werden kann. HW/SW erfordert oft teure und zeitaufwendige Neuentwicklung.
• Energieeffizienz: Traditionelle HW ist effizienter, da sie für spezifische Aufgaben optimiert ist, während RC schneller für wechselnde Anforderungen angepasst werden kann.
• Beispielarchitekturen: RC: FPGA, CPLD. HW/SW: Mikroprozessoren (CPU), Mikrocontroller (MCU), ASICs.

a)

Teilaufgabe 1: Beschreiben Sie ausgehend von den oben genannten Aspekten die Vor- und Nachteile von Reconfigurable Computing (z. B. FPGA) im Vergleich zu traditionellen Hardware, wie Mikroprozessoren oder ASICs, insbesondere hinsichtlich Flexibilität, Leistung und Energieeffizienz. Beziehen Sie sich auf ein konkretes Beispiel eines Produkts oder Systems, bei dem diese Unterschiede signifikant sind.

Lösung:

Hier sind die Vor- und Nachteile von Reconfigurable Computing (RC), wie z. B. FPGAs (Field Programmable Gate Arrays), im Vergleich zu traditionellen Hardware-/Softwarearchitekturen, insbesondere Mikroprozessoren oder ASICs, unter verschiedenen Aspekten:

Flexibilität:

• RC (z. B. FPGA): Ein großer Vorteil von FPGAs ist ihre Flexibilität. Sie können nach der Herstellung immer wieder umprogrammiert werden, um verschiedene Aufgaben zu erfüllen. Das bedeutet, dass dasselbe FPGA in verschiedenen Projekten und Anwendungen eingesetzt werden kann, ohne dass eine neue Hardware entwickelt werden muss. Dies spart Zeit und Kosten.
• Traditionelle Hardware (z. B. Mikroprozessoren, ASICs): Mikroprozessoren können verschiedene Softwareprogramme ausführen, sind aber von der Hardware her festgelegt. ASICs (Application-Specific Integrated Circuits) sind auf eine bestimmte Aufgabe spezialisiert und können nach der Herstellung nicht mehr verändert werden. Dies führt zu einer hohen Leistung für die spezifische Aufgabe, aber zu deutlich weniger Flexibilität.

Leistung:

• RC (z. B. FPGA): FPGAs können oft eine sehr hohe Leistung bieten, ähnlich wie spezialisierte ASICs, da sie anwendungsspezifische Hardwarekonfigurationen ermöglichen. Dies ist jedoch tendenziell nicht so hoch optimiert wie bei einem eigens entwickelten ASIC. Dennoch bieten FPGAs eine höhere Leistung als universelle Mikroprozessoren, da die Schaltungen für die spezifische Anwendung angepasst werden können.
• Traditionelle Hardware (z. B. Mikroprozessoren, ASICs): ASICs bieten die beste Leistung für eine spezielle Aufgabe, da sie genau auf diese abgestimmt und optimiert sind. Mikroprozessoren bieten aufgrund ihrer allgemeinen Struktur weniger Leistung im Vergleich zu FPGAs und ASICs, sind jedoch universeller einsetzbar.

Energieeffizienz:

• RC (z. B. FPGA): Die Energieeffizienz von FPGAs ist in der Regel niedriger als die von ASICs, da FPGAs mehr Flexibilität bieten und nicht so stark optimiert sind. Im Vergleich zu Mikroprozessoren hängt die Energieeffizienz von der spezifischen Anwendung ab. In einigen Fällen kann ein FPGA effizienter sein.
• Traditionelle Hardware (z. B. Mikroprozessoren, ASICs): ASICs sind auf maximale Energieeffizienz für ihre spezielle Aufgabe optimiert, was sie in dieser Hinsicht führend macht. Mikroprozessoren sind ebenfalls oft energieeffizienter als FPGAs für allgemeine Aufgaben, da sie festgelegte Stromsparfunktionen und taktische Optimierungen bieten.

Konkretes Beispiel:Ein Beispiel, bei dem diese Unterschiede signifikant sind, ist das Gebiet der Bildverarbeitung, z.B. in industriellen Kameraanwendungen.

• Ein FPGA kann für Echtzeit-Bildverarbeitung in einer hochanspruchsvollen industriellen Kameralösung verwendet werden. Hier können Algorithmen für Bildanalyse und Mustererkennung direkt in der Hardware implementiert werden, was eine hohe Leistung und Flexibilität bietet.
• Ein Mikroprozessor hingegen könnte für die gleiche Aufgabe die Algorithmen in Software ausführen, was weniger effizient und langsamer wäre.
• Ein ASIC könnte hingegen speziell für diese Bildverarbeitungsaufgabe entwickelt werden und würde die höchste Leistung und Energieeffizienz bieten, aber eben keine Flexibilität, die Aufgaben nachträglich zu ändern oder zu erweitern.

Zusammenfassend lässt sich sagen, dass Reconfigurable Computing (z. B. FPGAs) eine hervorragende Lösung für Anwendungen ist, die eine hohe Flexibilität und spezifische Leistungsanforderungen erfordern, während traditionelle Hardware wie Mikroprozessoren und ASICs in Szenarien mit klar definierten Aufgaben spezialisierter und oftmals energieeffizienter sind.

b)

Teilaufgabe 2: Angenommen, Sie wählen Reconfigurable Computing (RC) für Ihr Projekt. Erläutern Sie, wie dies die Entwicklungszeit und -kosten sowie die Anpassbarkeit des Endprodukts beeinflusst. Verwenden Sie mathematische Formeln, um den Unterschied in den Entwicklungskosten zwischen einem FPGA-basierten Design und einem ASIC-basierten Design zu quantifizieren. Setzen Sie dabei folgende Annahmen: Die Entwicklungskosten für ein FPGA-Design betragen 100.000 EUR und die Entwicklungskosten für ein ASIC-Design 1.000.000 EUR. Berechnen Sie den Kostenunterschied und diskutieren Sie die Bedeutung dieses Unterschieds.

Lösung:

Wenn Du Dich für Reconfigurable Computing (RC) entscheidest, speziell für ein FPGA-Design für Dein Projekt, dann hat das verschiedene Auswirkungen auf die Entwicklungszeit, -kosten und die Anpassbarkeit des Endprodukts.

Entwicklungszeit und -kosten:

• FPGA-Design: Die Entwicklungszeit ist in der Regel kürzer, da FPGAs nach der Herstellung immer wieder konfiguriert werden können. Das bedeutet, dass Du Änderungen und Anpassungen vornehmen kannst, ohne neue Hardware herstellen zu müssen. Dies reduziert auch die Notwendigkeit umfangreicher Tests und Validierungen, die bei neuen Hardwaredesigns erforderlich sind. Die Kosten sind ebenso niedriger, da dieselbe Hardware für verschiedene Anwendungen verwendet werden kann.
• ASIC-Design: Die Entwicklungszeit für ein ASIC-Design ist deutlich länger, da jede Änderung oder Anpassung eine Neuentwicklung der Hardware erfordert. Dies umfasst umfangreiche Design-, Test- und Validierungsprozesse. Die Entwicklungskosten sind ebenfalls höher, da die Herstellung von ASICs teuer ist und sich die Kosten durch die spezifische Anpassung der Hardware erhöhen.

Anpassbarkeit:

• FPGA-Design: Ein wesentlicher Vorteil von FPGAs ist ihre hohe Anpassbarkeit. Du kannst die Hardware nach der Herstellung beliebig oft umkonfigurieren, um sie an neue Aufgaben und Anforderungen anzupassen. Dies ermöglicht eine schnelle Reaktion auf wechselnde Anforderungen und Technologietrends.
• ASIC-Design: ASICs sind sehr spezialisiert und bieten die beste Leistung und Energieeffizienz für die vorgesehene Aufgabe. Allerdings sind sie nach der Herstellung nicht mehr anpassbar. Jede Änderung erfordert eine komplette Neuentwicklung, was zeitaufwendig und kostspielig ist.

Mathematische Quantifizierung der Entwicklungskosten:

Angenommen, die Entwicklungskosten für ein FPGA-Design betragen 100.000 EUR und die Entwicklungskosten für ein ASIC-Design 1.000.000 EUR.

Wir können den Kostenunterschied (\text{Kostenunterschied}) wie folgt berechnen:

 \text{Kostenunterschied} = \text{Entwicklungskosten}_{\text{ASIC}} - \text{Entwicklungskosten}_{\text{FPGA}} 

Setzt man die gegebenen Werte ein:

 \text{Kostenunterschied} = 1.000.000 \text{ EUR} - 100.000 \text{ EUR} = 900.000 \text{ EUR} 

Das bedeutet, dass die Entwicklungskosten für ein ASIC-Design 900.000 EUR höher sind als für ein FPGA-Design.

Die Bedeutung dieses Unterschieds ist erheblich:

• **Risiko**: Ein FPGA-Design minimiert das finanzielle Risiko, besonders in frühen Entwicklungsphasen oder bei Projekten mit unsicherem Marktpotenzial.
• **Flexibilität**: Ein FPGA ermöglicht eine Dynamik in der Anpassung von Funktionen und kann sich schneller an neue Anforderungen anpassen, was besonders in schnelllebigen Technologiefeldern vorteilhaft ist.
• **Markteinführungszeit**: Schnellere Entwicklungszeiten bei FPGAs ermöglichen eine schnellere Markteinführung, was wiederum einen Wettbewerbsvorteil bedeuten kann.

Zusammenfassend lässt sich sagen, dass die Wahl eines FPGA-basierten Designs eine kostengünstigere und flexiblere Lösung bietet, insbesondere bei Projekten, die sich schnell an verändernde Anforderungen anpassen müssen.

Aufgabe 2)

Programmierung und Konfiguration von FPGAsFPGAs (Field Programmable Gate Arrays) ermöglichen flexible und anpassbare Hardware-Lösungen durch die Verwendung von Hardwarebeschreibungssprachen wie VHDL und Verilog oder High-Level Synthesis (HLS) Tools. Der typische Design-Flow für FPGA-Entwicklung beinhaltet mehrere Schritte: Entwurf, Simulation, Synthese, Implementierung, Bitstream-Generierung und schließlich die Konfiguration des FPGA-Chips. Die Entwicklung für FPGAs ist komplex und nimmt oft mehr Zeit in Anspruch als Softwareentwicklung, bietet jedoch hohe Flexibilität, Parallelität und Anpassungsfähigkeit.

• FPGA: Field Programmable Gate Array
• Verwendete Sprachen: VHDL, Verilog, High-Level Synthesis (HLS)
• Design-Flow: Entwurf, Simulation, Synthese, Implementierung, Bitstream-Generierung, Konfiguration
• Tools: Xilinx Vivado, Intel Quartus, Lattice Diamond
• Vorteile: Hohe Flexibilität, Parallelität, Anpassungsfähigkeit
• Nachteile: Komplexität, längere Entwicklungszeit gegenüber Software

a)

Erkläre, warum der Design-Flow bei der FPGA-Entwicklung mehrere Schritte wie Entwurf, Simulation, Synthese, Implementierung und Bitstream-Generierung umfasst. Gehe auf jeden der Schritte im Detail ein und erläutere ihre Bedeutung im Entwicklungsprozess.

Lösung:

Warum umfasst der Design-Flow bei der FPGA-Entwicklung mehrere Schritte?Der Design-Flow bei der FPGA-Entwicklung ist ein mehrstufiger Prozess, der sicherstellt, dass das endgültige Design korrekt und effizient auf dem FPGA implementiert wird. Jeder Schritt hat eine spezifische Bedeutung im Entwicklungsprozess und trägt dazu bei, ein funktionales und optimiertes Endprodukt zu liefern.

• Entwurf: Der erste Schritt im FPGA-Design-Flow ist der Entwurf, bei dem die Funktionalität des Systems definiert wird. Dies kann mit Hardwarebeschreibungssprachen wie VHDL und Verilog oder mit High-Level Synthesis (HLS) Tools auf höherer Abstraktionsebene erfolgen. Dieser Schritt legt die Architektur und das Verhalten des Systems fest.
• Simulation: Nach dem Entwurf wird das Design simuliert. In diesem Schritt wird getestet, ob das Design die gewünschten Funktionen erfüllt und korrekt arbeitet. Mit Hilfe von Simulationswerkzeugen können Fehler und Unstimmigkeiten im Design identifiziert und behoben werden, bevor es in die nächste Phase geht.
• Synthese: In der Synthese wird das Entwurfsmodell in ein netlist-basiertes Format umgewandelt, das von den FPGA-Tools verstanden wird. Dieser Schritt generiert eine Netzliste, die die logischen Verbindungen und Gatter des Designs beschreibt. Ziel ist es, das Design in eine Form zu bringen, die auf dem FPGA physisch implementiert werden kann.
• Implementierung: Die Implementierung umfasst mehrere Teilschritte wie Mapping, Placement und Routing. Beim Mapping wird die Netzliste auf die verfügbaren Ressourcen des FPGAs abgebildet. Beim Placement werden die logischen Bausteine so auf dem FPGA verteilt, dass die physikalische Platzierung optimal ist. Beim Routing werden die Verbindungen zwischen den Bausteinen hergestellt. Dieser Schritt stellt sicher, dass das Design effizient und korrekt auf dem FPGA realisiert wird.
• Bitstream-Generierung: Nach der Implementierung wird der Bitstream generiert, der die Konfigurationsdaten für das FPGA enthält. Dieser Bitstream wird verwendet, um das FPGA zu programmieren und zu konfigurieren. Es handelt sich dabei um eine binäre Datei, die die physikalische Implementierung des Designs im FPGA beschreibt.
• Konfiguration: Der letzte Schritt im Design-Flow ist die Konfiguration des FPGA-Chips. Hierbei wird der generierte Bitstream auf das FPGA geladen, um es gemäß dem entwickelten Design zu programmieren. Nach der Konfiguration arbeitet das FPGA entsprechend den spezifizierten Funktionen des Entwurfs.

b)

Vergleiche die Hardwarebeschreibungssprachen VHDL und Verilog hinsichtlich ihrer Syntax, Nutzung und typischen Anwendungsgebieten. Welche der beiden Sprachen würdest Du für ein komplexes FPGA-Projekt bevorzugen und warum?

Lösung:

Vergleich der Hardwarebeschreibungssprachen VHDL und Verilog

• Syntax:
  • VHDL: VHDL steht für VHSIC Hardware Description Language und hat eine sehr formale sowie rigide Syntax. Es basiert auf Ada und ähnelt stark einer klassischen Programmiersprache mit umfangreichen Deklarationen und Typdefinitionen. VHDL ist bekannt für seine starke Typisierung und umfangreiche Kontrollstrukturen, was die Code-Genauigkeit erhöht.
  • Verilog: Verilog ist weniger formell und ähnelt in seiner Syntax der Programmiersprache C, was es für viele Entwickler intuitiver macht. Es hat eine eher lockere Typisierung und ist einfacher und schneller zu schreiben, was zu einer kürzeren Entwicklung führen kann.
• Nutzung:
  • VHDL: VHDL wird oft in der europäischen Industrie und im militärischen sowie in sicherheitskritischen Anwendungen verwendet. Es ist auch bei großen und komplexen Designs beliebt, da es die präzise Spezifikation und starke Typisierung ermöglicht, Fehler frühzeitig zu erkennen.
  • Verilog: Verilog wird hauptsächlich in der nordamerikanischen Industrie verwendet und ist beliebt in kommerziellen Anwendungen und schnellem Prototyping aufgrund seiner einfacher zu verwendenden Syntax. Verilog ist oft die erste Wahl in Unternehmen, die schnelle Iterationen benötigen.
• Typische Anwendungsgebiete:
  • VHDL: Höchste Präzision und Zuverlässigkeit sind wichtig, z. B. in Luft- und Raumfahrt, militärischen Anwendungen, sowie großen und komplexen Systemen.
  • Verilog: Schnellere Entwicklung und Prototyping werden bevorzugt, z. B. in Konsumelektronik, Kommunikationssystemen und allgemeinen kommerziellen Anwendungen.

Bevorzugung für ein komplexes FPGA-Projekt:VHDL: Angesichts der oben genannten Unterschiede würde ich VHDL für ein komplexes FPGA-Projekt bevorzugen, insbesondere wenn Zuverlässigkeit, Präzision und Fehlervermeidung eine hohe Priorität haben. Die strikte Typisierung und formale Syntax von VHDL unterstützen die Erstellung robuster und wartbarer Designs, was in komplexen Projekten eine entscheidende Rolle spielt. Trotz der steileren Lernkurve und potenziell längeren Entwicklungszeit bietet VHDL die grössere Sicherheit, dass das Design korrekt und zuverlässig ist.

c)

Betrachte eine spezifische Hardwareanwendung, die hohe Parallelität erfordert, z.B. ein digitales Signalverarbeitungsmodul. Beschreibe die Vorteile, die die Nutzung eines FPGA für diese Anwendung im Vergleich zu einer herkömmlichen CPU-basierten Umsetzung bieten würde. Berücksichtige dabei Aspekte wie Performance, Energieverbrauch und Flexibilität.

Lösung:

Vorteile der Nutzung eines FPGA für ein digitales Signalverarbeitungsmodul im Vergleich zu einer herkömmlichen CPU-basierten UmsetzungEine spezifische Hardwareanwendung wie ein digitales Signalverarbeitungsmodul (DSP) erfordert oft hohe Parallelität und Effizienz. FPGA-basierte Implementierungen bieten mehrere Vorteile im Vergleich zu herkömmlichen CPU-basierten Umsetzungen:

• Performance:
  • Hohe Parallelität: FPGAs ermöglichen die parallele Ausführung von Rechenoperationen, da sie eine Vielzahl von logischen Blöcken besitzen, die unabhängig voneinander arbeiten können. Dies ist besonders vorteilhaft für DSP-Anwendungen, die eine simultane Verarbeitung von mehreren Datenströmen erfordern.
  • Echtzeitverarbeitung: FPGAs können deterministische Leistung bieten, indem sie spezialisierte Hardwarestrukturen für spezifische Aufgaben bereitstellen. Dadurch kann die Latenz minimiert und die Datenverarbeitung in Echtzeit durchgeführt werden, was für viele DSP-Anwendungen unerlässlich ist.
  • Benutzerdefinierte Architektur: FPGA-Designs können speziell auf die Anforderungen der DSP-Anwendung zugeschnitten werden, was zu einer optimalen Nutzung der Hardware-Ressourcen und damit zu verbesserten Leistungseigenschaften führt.
• Energieverbrauch:
  • Effiziente Ressourcennutzung: Da FPGAs für bestimmte Aufgaben optimiert werden können, sind sie oft energieeffizienter als CPUs, die für eine breite Palette von Aufgaben ausgelegt sind. Dies führt zu einem geringeren Stromverbrauch.
  • Abschaltung ungenutzter Blöcke: Bei FPGAs können ungenutzte logische Blöcke abgeschaltet werden, was den Energieverbrauch weiter reduziert. Bei CPUs hingegen arbeiten alle Teile der Architektur kontinuierlich, was zu höherem Energieverbrauch führt.
• Flexibilität:
  • Rekonfigurierbarkeit: FPGAs sind rekonfigurierbar, was bedeutet, dass das Design bei Bedarf geändert und angepasst werden kann, ohne die Hardware austauschen zu müssen. Dies ermöglicht eine schnelle Anpassung und Implementierung von neuen Algorithmen oder Funktionen.
  • Design-Optimierung: Verschiedene Optimierungen können durchgeführt werden, um die Leistung zu maximieren, was mit einer herkömmlichen CPU-basierten Lösung nicht möglich ist. Dies umfasst die Nutzung spezifischer Architekturen und die Anpassung der Hardware an die Anwendung.

Zusammenfassend bieten FPGAs eine Hochleistungs- und energieeffiziente Lösung mit hoher Flexibilität für digitale Signalverarbeitungsanwendungen. Die Fähigkeit, mehrere Operationen parallel auszuführen, die Möglichkeit der Echtzeitverarbeitung, die Effizienz in der Ressourcennutzung und die Anpassungsfähigkeit der Architektur machen FPGAs besonders geeignet für Anwendungen, die intensive und gleichzeitige Verarbeitungsaufgaben erfordern.

Aufgabe 3)

Ein rekonfigurierbares System verwendet verschiedene Techniken zur Optimierung der Systemleistung und Reduktion des Energieverbrauchs. Zu diesen Techniken gehören Dynamic Voltage and Frequency Scaling (DVFS), Clock Gating, Power Gating, Resource Sharing, Rekonfigurieren zur Laufzeit und Task Mapping und Scheduling. Betrachten wir ein solches System genauer und analysieren die verschiedenen Optimierungstechniken.

b)

Beschreibe die Technik des Clock Gatings. Wie kann sie in einem rekonfigurierbaren System implementiert werden? Welche Herausforderungen und Limitierungen gibt es bei der Implementierung von Clock Gating? Diskutiere, wie Clock Gating zur Reduktion des Energieverbrauchs genutzt werden kann, und illustriere dies mit einem Beispiel.

Lösung:

• Erklärung der Technik des Clock GatingsClock Gating ist eine Technik zur Reduktion des Energieverbrauchs in digitalen Schaltungen, insbesondere in Mikroprozessoren. Dabei wird der Taktgeber (Clock) für bestimmte Teile der Schaltung abgeschaltet, wenn diese nicht aktiv sind. Dies verhindert, dass ungenutzte Teile der Schaltung unnötig schalten und somit Energie verbrauchen.

• Implementierung von Clock Gating:Die Implementierung von Clock Gating in einem rekonfigurierbaren System erfolgt durch das Hinzufügen von Logikgattern (z.B. AND-Gattern) zum Taktpfad, die den Takt deaktivieren, wenn eine bestimmte Bedingung erfüllt ist. Diese Bedingung könnte der Stillstand eines bestimmten Moduls oder eine geringe Arbeitslast sein.

• Schritte zur Implementierung:
• Identifizierung der Teile der Schaltung, die gelegentlich oder selten genutzt werden.
• Einfügen von Clock-Gating-Logik, die den Takt für diese Teile nur dann aktiviert, wenn sie wirklich benötigt werden.
• Integration der Clock-Gating-Steuerung in das Systemmanagement, um die Echtzeitanforderungen zu erfüllen.
• Herausforderungen und Limitierungen bei der Implementierung von Clock Gating:
• Einführung zusätzlicher Verzögerungen: Clock-Gating-Logik kann die Signalpfade verlängern und somit die Schaltgeschwindigkeit beeinträchtigen.
• Komplexität des Designs: Die Implementierung von Clock Gating erhöht die Designkomplexität, da die Steuerlogik zusätzliche Tests und Verifikationen benötigt.
• Glitches und Race Conditions: Unsachgemäße Implementierungen können zu Glitches oder unvorhergesehenen Timing-Problemen führen.
• Hohe Entwicklungs- und Testkosten: Aufgrund der erhöhten Komplexität können die Design- und Testkosten steigen.
• Nutzen von Clock Gating zur Reduktion des Energieverbrauchs:Indem nur die tatsächlich benötigten Teile der Schaltung getaktet werden, kann der Energieverbrauch erheblich reduziert werden.
• Beispiel:
• Betrachten wir ein System mit einem Mikroprozessor und mehreren Peripheriemodulen, wie z.B. einem Speichercontroller, einer Netzwerkkarte und einer GPU.
• Das Clock Gating könnte so implementiert werden, dass der Takt für die Netzwerkkarte und die GPU nur dann aktiviert wird, wenn diese Module tatsächlich aktiv Daten verarbeiten. Ist dies nicht der Fall, bleibt ihr Takt deaktiviert.
• Angenommen, der Mikroprozessor arbeitet kontinuierlich, aber die Netzwerkkarte und die GPU sind jeweils nur 10% der Zeit aktiv. Ohne Clock Gating würde der Takt für alle Module ständig anliegen, was zu hohem Energieverbrauch führt. Mit Clock Gating werden jedoch Netzwerkkarte und GPU 90% der Zeit stillgelegt, was zu einer deutlichen Energieeinsparung führt.

d)

Das Task Mapping und Scheduling sind entscheidend für die Energieeffizienz und Performanz rekonfigurierbarer Systeme. Lege dar, wie Aufgaben optimal zugeordnet und in welcher Reihenfolge sie ausgeführt werden sollten, um die Ausführungszeit und den Energieverbrauch zu minimieren. Nutze ein Beispiel eines Systems mit drei Aufgaben (Task A, Task B, Task C), die jeweils 2, 3 bzw. 1 Zeiteinheit in Anspruch nehmen und verschiedene Energieprofile haben. Erstelle einen planoptimalen Schedule für die Minimierung der Gesamtenergie und gib an, welche Aspekte besonders zu beachten sind.

Lösung:

• Erklärung von Task Mapping und Scheduling in rekonfigurierbaren SystemenTask Mapping und Scheduling sind wesentliche Techniken zur Optimierung der Energieeffizienz und Performanz in rekonfigurierbaren Systemen. Beim Task Mapping werden Aufgaben (Tasks) den verfügbaren Ressourcen (z.B. Prozessoren) zugeordnet. Scheduling legt die Reihenfolge fest, in der diese Aufgaben ausgeführt werden. Ziel ist es, die Gesamtausführungszeit (Makespan) und den Energieverbrauch zu minimieren.
• Zuweisung und Reihenfolge der Ausführung von Aufgaben
• Um die Aufgaben optimal zuzuordnen und auszuführen, sollten mehrere Faktoren berücksichtigt werden, darunter:
• Die Ausführungszeit jeder Aufgabe.
• Das Energieprofil jeder Aufgabe (d.h. wie viel Energie sie bei der Ausführung verbraucht).
• Abhängigkeiten zwischen den Aufgaben.
• Verfügbare Ressourcen und deren Energieverbrauch.
• Beispiel: Drei Aufgaben (Task A, Task B, Task C)
• Task A: Ausführungszeit = 2 Zeiteinheiten, Energieverbrauch = 5 Einheiten/Zeit
• Task B: Ausführungszeit = 3 Zeiteinheiten, Energieverbrauch = 3 Einheiten/Zeit
• Task C: Ausführungszeit = 1 Zeiteinheit, Energieverbrauch = 2 Einheiten/Zeit
• Ziel: Minimierung des Gesamtenergieverbrauchs und der Gesamtausführungszeit
• Erstellung eines optimalen Schedules
• Um die Gesamtausführungszeit zu minimieren, sollten die Aufgaben ohne Leerlaufzeiten nacheinander ausgeführt werden.
• Um den Energieverbrauch zu minimieren, sollten Aufgaben mit einem niedrigen Energieprofil möglichst früh durchgeführt werden, sofern dies die Gesamtausführungszeit nicht verlängert.
• Planoptimaler Schedule:
• Angenommen, alle Aufgaben können nacheinander ausgeführt werden:

Time  | Task | Energieverbrauch pro ZE | Kumulativer Energieverbrauch

0-1   |  C   |        2 Einheiten       |          2 Einheiten

1-3   |  A   |      2*5 = 10 Einheiten   |        2 + 10 = 12 Einheiten

3-6   |  B   |      3*3 = 9 Einheiten   |       12 + 9 = 21 Einheiten

• Erklärung des Schedules:

• Task C wird zuerst ausgeführt, da er die geringste Ausführungszeit und die niedrigste Energie pro Zeit hat.
• Task A wird danach ausgeführt, da er eine kürzere Ausführungszeit und ein höheres Energieprofil als Task B hat, aber seine Ausführungszeit kürzer ist als die von Task B.
• Task B wird zuletzt ausgeführt, da er die längste Ausführungszeit hat, aber ein niedrigeres Energieprofil als Task A.

• Aspekte, die besonders zu beachten sind:
• Vermeidung von Leerlaufzeiten zwischen den Aufgaben.
• Minimierung des Energieverbrauchs pro Zeiteinheit durch eine geschickte Reihenfolge der Aufgaben.
• Berücksichtigung von Abhängigkeiten zwischen den Aufgaben (in diesem Beispiel: keine Abhängigkeiten).
• Lastverteilung und Ressourcenauslastung, um Engpässe zu vermeiden.

• Durch diesen Schedule wird der Energieverbrauch minimiert (21 Einheiten) bei einer Ausführungszeit von 6 Zeiteinheiten.

Aufgabe 4)

Einführung in VHDL und Verilog:In diesem Übungsblatt wirst Du gebeten, Deine Kenntnisse in VHDL und Verilog zur Modellierung und Beschreibung von Hardware auf Registerübertragungsebene (RTL) anzuwenden. Du wirst verschiedene Konzepte wie Datentypen, strukturierte Entwurfseinheiten und Prozesstypen in realen Szenarien implementieren und analysieren.

a)

Teil 1: VHDL Einführung:Entwickle einen Zähler von 0 bis 255, der bei jedem positiven Taktanstieg einen Schritt erhöht. Implementiere dies in VHDL und beschreibe die Entity und die zugehörige Architektur.Hinweis: Achte darauf, dass der Zähler zurückgesetzt wird, sobald er 255 erreicht hat.

Lösung:

Teil 1: VHDL Einführung: Entwickle einen Zähler von 0 bis 255, der bei jedem positiven Taktanstieg einen Schritt erhöht. Implementiere dies in VHDL und beschreibe die Entity und die zugehörige Architektur. Hinweis: Achte darauf, dass der Zähler zurückgesetzt wird, sobald er 255 erreicht hat. Um den Zähler in VHDL zu implementieren, sind folgende Schritte notwendig:

• Entity Definition: Hier wird die Schnittstelle des Zählers spezifiziert, inklusive der Eingänge (z.B. Takt und Reset) und des Ausgangs (Zählerwert).
• Architektur: In diesem Abschnitt wird das Verhalten des Zählers beschrieben. Dafür wird ein Prozess definiert, der bei jedem positiven Taktanstieg den Zählerwert erhöht und diesen auf 0 zurücksetzt, wenn 255 erreicht ist.

Eine mögliche VHDL-Beschreibung für den Zähler könnte wie folgt aussehen:

ENTITY zaehler IS    PORT (        clk : IN STD_LOGIC; -- Takteingang        rst : IN STD_LOGIC; -- Reset-Eingang        count : OUT INTEGER RANGE 0 TO 255 -- Zählerausgang    );END ENTITY zaehler;ARCHITECTURE verhalten_von_zaehler OF zaehler IS    SIGNAL zaehlerwert : INTEGER RANGE 0 TO 255 := 0; -- Interner ZählerwertBEGIN    PROCESS (clk, rst)    BEGIN        IF rst = '1' THEN            zaehlerwert <= 0; -- Rücksetzen des Zählers bei Reset        ELSIF rising_edge(clk) THEN            IF zaehlerwert = 255 THEN                zaehlerwert <= 0; -- Zurücksetzen auf 0 bei 255            ELSE                zaehlerwert <= zaehlerwert + 1; -- Zähler erhöhen            END IF;        END IF;    END PROCESS;    count <= zaehlerwert; -- Ausgabe des ZählerwertsEND ARCHITECTURE verhalten_von_zaehler;

• Erklärung:
  • Die Entity definiert den Takteingang clk, den Reset-Eingang rst und den Zählerausgang count.
  • In der Architektur wird ein Prozess verwendet, der auf clk und rst reagiert.
  • Wenn der Reset rst aktiviert ist, wird der Zählerwert auf 0 gesetzt.
  • Bei einem positiven Taktanstieg (rising_edge(clk)) wird überprüft, ob der Zählerwert 255 erreicht hat. Wenn ja, wird der Zähler auf 0 zurückgesetzt, andernfalls wird er um 1 erhöht.
  • Der aktuelle Zählerwert wird schließlich dem Ausgang count zugewiesen.

b)

Teil 2: Verilog Einführung:Implementiere denselben Zähler, aber diesmal in Verilog. Beschreibe das Modul und die entsprechenden always-Blöcke. Vergleiche die Syntax und die jeweilige Vorgehensweise von VHDL und Verilog.Hinweis: Verwende sowohl synchrones als auch asynchrones Reset.

Lösung:

Teil 2: Verilog Einführung: Implementiere denselben Zähler, aber diesmal in Verilog. Beschreibe das Modul und die entsprechenden always-Blöcke. Vergleiche die Syntax und die jeweilige Vorgehensweise von VHDL und Verilog. Hinweis: Verwende sowohl synchrones als auch asynchrones Reset.Hier ist eine mögliche Verilog-Implementierung des Zählers:

module zaehler (    input clk,       // Takteingang    input rst,       // Reset-Eingang    output reg [7:0] count // Zählerausgang);always @(posedge clk or posedge rst) begin    if (rst)        count <= 8'b0; // Asynchroner Reset auf 0    else if (count == 8'b11111111)        count <= 8'b0; // Zähler auf 0 zurücksetzen bei 255    else        count <= count + 1; // Zähler erhöhenendendmodule

Je nach gewünschter Implementierung kannst du auch den synchronen Reset realisieren:

module zaehler (    input clk,       // Takteingang    input rst,       // Reset-Eingang    output reg [7:0] count // Zählerausgang);always @(posedge clk) begin    if (rst)        count <= 8'b0; // Synchroner Reset auf 0    else if (count == 8'b11111111)        count <= 8'b0; // Zähler auf 0 zurücksetzen bei 255    else        count <= count + 1; // Zähler erhöhenendendmodule

• Erklärung:
  • Das Modul zaehler definiert die Eingänge clk und rst sowie den Zählerausgang count, welcher als 8-Bit Register spezifiziert ist.
  • Der always-Block reagiert auf den steigenden Taktedge (posedge clk) und den positiven Reset-Eingang (posedge rst) für den asynchronen Reset.
  • Wenn der Reset-Eingang rst aktiv ist, wird der Zähler asynchron auf 0 gesetzt (count <= 8'b0).
  • Falls der Zählerwert 255 erreicht hat, wird der Zähler ebenfalls auf 0 zurückgesetzt.
  • Andernfalls wird der Zählerwert um 1 erhöht.
• Vergleich VHDL vs. Verilog:
  • Syntax: VHDL hat eine detaillierte und oft verbale Syntax, während Verilog eine eher an C erinnernde, kürzere Syntax verwendet.
  • Reset-Implementierung: In VHDL wird der Reset im Prozessblock mit einer IF-ELSEIF-Abfrage beschrieben. In Verilog geschieht dies im always-Block mit if-Bedingungen.
  • Datentyp: VHDL verwendet starke Typisierung und deklarierte Typen. Verilog verwendet Register (reg) und Logikpegel (wire) zur Definition von Signalen.

c)

Teil 3: Simulation und Synthese:Erstelle für beide Implementierungen (VHDL und Verilog) Testbenches, die die Funktionalität des Zählers simulieren. Welche Unterschiede beobachtest Du während der Simulation und was bedeuten diese Unterschiede für die Synthese? Diskutiere Deine Beobachtungen kurz in einem schriftlichen Abschnitt.

Lösung:

Teil 3: Simulation und Synthese: Erstelle für beide Implementierungen (VHDL und Verilog) Testbenches, die die Funktionalität des Zählers simulieren. Welche Unterschiede beobachtest Du während der Simulation und was bedeuten diese Unterschiede für die Synthese? Diskutiere Deine Beobachtungen kurz in einem schriftlichen Abschnitt.Zunächst erstellen wir die Testbenches für beide Implementierungen.VHDL Testbench:

LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY tb_zaehler ISEND tb_zaehler;ARCHITECTURE behavior OF tb_zaehler IS    COMPONENT zaehler        PORT(            clk : IN STD_LOGIC;            rst : IN STD_LOGIC;            count : OUT INTEGER RANGE 0 TO 255        );    END COMPONENT;    SIGNAL clk : STD_LOGIC := '0';    SIGNAL rst : STD_LOGIC := '0';    SIGNAL count : INTEGER RANGE 0 TO 255;    CONSTANT clk_period : time := 10 ns;BEGIN    uut: zaehler PORT MAP (        clk => clk,        rst => rst,        count => count    );    clk_process :process    BEGIN        clk <= '0';        wait for clk_period/2;        clk <= '1';        wait for clk_period/2;    END PROCESS;    stim_proc: process    BEGIN        rst <= '1';        wait for 20 ns;        rst <= '0';        wait for 1000 ns;        wait;    END PROCESS;END ARCHITECTURE behavior;

Verilog Testbench:

module tb_zaehler();reg clk;reg rst;wire [7:0] count;zaehler uut (    .clk(clk),    .rst(rst),    .count(count));initial begin    clk = 0;    forever #5 clk = ~clk; // Takt-Period /2 = 5 ns Endend initial begin    // Reset-Zustande    rst = 1;    #20;    // De-assert reset    rst = 0;    #1000;    $stop; // Simulation anhaltenendendmodule

• Erklärung:
  • Die Testbenches initialisieren die Taktsignale clk und Reset-Signale rst.
  • In beiden Fällen wird der Reset-Signal für 20 ns aktiv, dann deaktiviert und die Simulation wird für eine weitere 1000 ns fortgesetzt.

Unterschiede und Beobachtungen:

• Syntax und Beschreibung: Die syntaktischen Unterschiede zwischen VHDL und Verilog sind auch in den Testbenches sichtbar. VHDL verwendet Prozesse für die Takterzeugung und Timing-Steuerung, während Verilog `initial` und `always` Blöcke verwendet.
• Simulation: Die Simulationsergebnisse sollten für beide Implementierungen gleich sein, da beide Counter den gleichen funktionalen Entwurf haben und auf den gleichen Bedingungen basieren.
• Synthese: Während der Synthese kann es Unterschiede geben in der Art und Weise, wie verschiedene Toolchains Optimierungen durchführen. VHDL und Verilog haben unterschiedliche Features und die Tools zur Synthese könnten leicht unterschiedliche RTL Codes erzeugen. Dennoch, für einfache Schaltungen wie diesen Zähler, sind die Unterschiede in der Regel minimal. Die Auswahl der Sprache hängt oft von der Präferenz und der Verfügbarkeit von Toolchains ab.
• Fehlersuche und Debugging: In der Praxis ist VHDL wegen seiner verboseren Syntax oft einfacher zu debuggen, besonders bei komplexeren Designs. Verilog, mit seiner kompakteren und C-ähnlichen Syntax, neigt dazu, weniger boilerplate Code zu benötigen, ist jedoch nicht so stark typisiert.

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Teil 4: Erweiterung für reconfigurable computing:Erweitere den Zähler so, dass er konfigurierbar ist und bei einem spezifischen Wert zwischen 0 und 255 anhält und bei einem anderen Wert wieder gestartet werden kann. Implementiere diese Erweiterung in VHDL und Verilog. Beschreiben Sie, wie diese Funktionalität für reconfigurable computing auf einem FPGA nützlich sein könnte.

Lösung:

Teil 4: Erweiterung für reconfigurable computing: Erweitere den Zähler so, dass er konfigurierbar ist und bei einem spezifischen Wert zwischen 0 und 255 anhält und bei einem anderen Wert wieder gestartet werden kann. Implementiere diese Erweiterung in VHDL und Verilog. Beschreibe, wie diese Funktionalität für reconfigurable computing auf einem FPGA nützlich sein könnte.VHDL Implementierung:

LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.numeric_std.ALL;ENTITY zaehler IS    PORT (        clk : IN STD_LOGIC;        rst : IN STD_LOGIC;        stop_value : IN INTEGER RANGE 0 TO 255;        start_value : IN INTEGER RANGE 0 TO 255;        start : IN STD_LOGIC;        stop : IN STD_LOGIC;        count : OUT INTEGER RANGE 0 TO 255    );END ENTITY zaehler;ARCHITECTURE verhalten_von_zaehler OF zaehler IS    SIGNAL zaehlerwert : INTEGER RANGE 0 TO 255 := 0;BEGIN    PROCESS (clk, rst)    BEGIN        IF rst = '1' THEN            zaehlerwert <= 0;        ELSIF rising_edge(clk) THEN            IF stop = '1' AND zaehlerwert = stop_value THEN                zaehlerwert <= zaehlerwert; -- Zähler anhalten            ELSIF start = '1' AND zaehlerwert = start_value THEN                zaehlerwert <= zaehlerwert + 1; -- Zähler aufwerten            ELSIF zaehlerwert = 255 THEN                zaehlerwert <= 0;            ELSE                zaehlerwert <= zaehlerwert + 1;            END IF;        END IF;    END PROCESS;    count <= zaehlerwert;END ARCHITECTURE verhalten_von_zaehler;

Verilog Implementierung:

module zaehler (    input clk,       // Takteingang    input rst,       // Reset-Eingang    input [7:0] stop_value,    input [7:0] start_value,    input start,    input stop,    output reg [7:0] count);always @(posedge clk or posedge rst) begin    if (rst)        count <= 8'b0;    else begin        if (stop && (count == stop_value))            count <= count; // Zähler anhalten        else if (start && (count == start_value))            count <= count + 1; // Zähler fortsetzen        else if (count == 8'b11111111)            count <= 8'b0;        else            count <= count + 1;    endendendmodule

Erklärung:

• Beide Implementierungen erlauben dem Zähler, bei einem spezifischen stop_value anzuhalten und bei einem start_value wieder zu starten.
• Die Signale stop und start werden verwendet, um den Zähler zu steuern.

Nützlichkeit im reconfigurable computing auf einem FPGA:

• Diese Konfigurationsfähigkeit erlaubt es, den Zähler flexibel an verschiedenste Anforderungen anzupassen, ohne den zugrunde liegenden Hardware-Entwurf zu ändern.
• Auf einem FPGA kann diese Flexibilität genutzt werden, um dynamisch auf verschiedene Feedback-Loop-Kontrollanforderungen zu reagieren.
• Beispielsweise könnte ein solcher konfigurierbarer Zähler in einem programmierbaren Netzwerk-Controller verwendet werden, um unterschiedliche Netzwerkanwendungscharakteristika zu überwachen und darauf zu reagieren.
• Diese Erweiterung erlaubt es Entwicklern, spezifische Schwellenwerte zu setzen, um verschiedene Events zu triggern, was besonders in Anwendungen mit Echtzeitverarbeitung wichtig ist.