Entwurf Integrierter Schaltungen II - Cheatsheet

Konzeption und Design digitaler Schaltungssysteme

Definition:

Aufbau und Gestaltung von digitalen Schaltungen, um spezifische Funktionen zu implementieren.

Details:

• Verwendung von Logikgattern: AND, OR, NOT, NAND, NOR, XOR, XNOR
• Entwurfsprinzipien: Top-Down- und Bottom-Up-Ansätze
• Verwendung von HDL (Hardware Description Languages) wie VHDL, Verilog
• Schaltungssimulation und -verifikation
• Synthese von Schaltungen aus HDL-Beschreibungen
• Optimierung: Leistungsaufnahme, Geschwindigkeit, Flächenbedarf
• Testbarkeit: Design for Testability (DfT)

Verwendung von Boolescher Algebra und Logiksynthese

Definition:

Identifikation und Minimierung von logischen Ausdrücken, Entwurf digitaler Schaltungen.

Details:

• Boolsche Algebra: Operationen wie AND (\text{\textasciicircum}), OR (\text{\textasciivert}), NOT (eg)
• Minimierung: Karnaugh-Map, Quine-McCluskey Algorithmus
• Logiksynthese: Transformation von Wahrheitswerttabellen zu logischen Schaltungen
• Ziel: Reduktion von Gatteranzahl und Komplexität
• Anwendung: Entwurf und Optimierung von digitalen Schaltungen, insbesondere bei ASICs und FPGAs

Timing-Analyse und Taktverteilungsnetzwerke

Definition:

Timing-Analyse bewertet Verzögerungen in Schaltkreisen. Taktverteilungsnetzwerke verteilen den Takt synchron in die Schaltung.

Details:

• Primäre Ziele: Setup-Time und Hold-Time Anforderungen erfüllen
• Statistische Timing-Analyse (STA) durchführt Timing-Checks zur Verifizierung der Anforderungen
• Clock Skew: Differenz in Ankunftszeiten des Taktsignals
• Clock Jitter: Schwankungen im zeitlichen Abstand aufeinanderfolgender Taktflanken
• Netzwerksarten: Baumstrukturen, H-Trees, Mesh-Netzwerke
• Formeln:
• Setup-Time: \( t_{clk} + t_{path} \leq t_s \)
• Hold-Time: \( t_{data} - t_{clk} \geq t_h \)

Simulationstechniken für digitale Schaltungen

Definition:

Simulationstechniken zur Analyse und Verifizierung digitaler Schaltungen.

Details:

• Zyklusbasierte Simulation: Effizient für synchrone Schaltungen, simuliert Signale in diskreten Zeitintervallen.
• Ereignisbasierte Simulation: Genau, da sie Signaländerungen asynchron behandelt; langsamer als zyklusbasierte.
• Verilog und VHDL: Häufig genutzte Hardwarebeschreibungssprachen für die Simulation.
• Gate-Level-Simulation: Überprüft Design nach Synthese auf korrekte Logikfunktionalität.
• Timing-Simulation: Berücksichtigt Verzögerungen, um Timing-Verhalten zu prüfen.
• Monte-Carlo-Simulation: Statistische Methode zur Analyse von Variabilitäten und Unsicherheiten in Schaltungen.

Verifikation mit formalen Methoden

Definition:

Verifikation von Schaltungen und Systemen mithilfe mathematischer Methoden und Techniken.

Details:

• Formal: Nutzung mathematischer Modelle zur Verifikation.
• Mögliche Techniken: Model Checking, Theorem Proving.
• Model Checking: Überprüfung eines Modells gegen eine Spezifikation.
• Theorem Proving: Mathematischer Beweis von Systemeigenschaften.
• Ziel: Vermeidung von Fehlern in Schaltungen vor Implementierung.

Design-Flow und Design-Methodiken für ASICs

Definition:

Ablaufschritte und Methoden zum Entwurf von anwendungsspezifischen integrierten Schaltungen.

Details:

• Lastenheft: Anforderungen und Spezifikationen
• RTL-Design: Hardwarebeschreibungssprache (HDL) wie VHDL oder Verilog
• Simulation und Verifikation: Überprüfung der Funktionalität
• Synthese: Umwandlung von HDL-Code in ein Netzlistendesign
• Placement und Routing: Platzierung und Verdrahtung der Logikblöcke
• Timing-Analyse: Sicherstellung der Einhaltung der Zeitvorgaben
• DFT (Design for Testability): Einfügen von Teststrukturen
• Fertigungsvorbereitung: Vorbereitung der Masken für die Produktion

Design-Tools und Sprachen für FPGA (VHDL, Verilog)

Definition:

Designwerkzeuge und -sprachen für FPGA-Entwicklung. VHDL und Verilog sind Hardware Description Languages (HDL) zur Modellierung und Synthese digitaler Schaltungen.

Details:

• VHDL: hohe Abstraktion, stark typisiert, verwendet in der Industrie und Forschung.
• Verilog: einfacher, weniger stark typisiert, populär in der Industrie.
• FPGA-Design-Tools: Quartus, Vivado, ModelSim.
• Wichtige Schritte: Coding, Simulation, Synthesis, Place and Route.

Clock Gating und Power Gating

Definition:

Techniken zur Reduzierung des Stromverbrauchs in integrierten Schaltungen.

Details:

• Clock Gating: Abschalten des Taktsignals für inaktive Schaltungsteile, um dynamische Leistung zu sparen.
• Power Gating: Ausschalten der Stromversorgung für inaktive Schaltungsteile, um statische Leistung zu reduzieren.
• Clock Gating verwendet Kontrollsignale zur Steuerung der Taktverteilung.
• Power Gating erfordert zusätzliche Schalter (PMOS/NMOS Transistoren) zur Trennung der Stromversorgung.
• Beide Techniken erfordern Designänderungen und erhöhen die Komplexität des Schaltungsentwurfs.